• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    SelbstausgerichteteDurchführungenund Gräben,die zwischen benachbarte Metallisierungsleitungen geätzt wurden,ermöglichenes, die Fläche desdielektrischen Substrats, die der Durchführung oder dem Graben zugeordnetist, deutlich zu verkleinern, ohne dass die Möglichkeit elektrischer Kurzschlüsse zu denbenachbarten Metallisierungsleitungen zunimmt.
    公开号:DE102004029355A1
    申请号:DE102004029355
    申请日:2004-06-17
    公开日:2005-02-17
    发明作者:Greg Costrini；Michael C. Gaidis；Walter Glashauser；David L. Rath
    申请人:Infineon Technologies AG；International Business Machines Corp；
    IPC主号:H01L21-60
    专利说明:
    [0001] DieErfindung betrifft die Hersteller von Halbleiterbauteilen, und speziellerbetrifft sie ein Verfahren zum Verkleinern der Fläche einerHalbleiterzelle unter Verwendung einer selbstausgerichteten Maske zum Ätzen ausgewählter Strukturen,wie einer Durchführungoder eines Grabens, ausgehend von einer oberen Ebene der Metallisierungdurch ein Zwischendielektrikum, um möglicherweise Schaltkreise odereine Metallisierung auf einer unteren Ebene zu kontaktieren.
    [0002] Wiees fürden Fachmann ersichtlich ist, verfügen die meisten Halbleiterbauteile über mehrere Schaltkreisschichten,die mittels Durchführungen verbundensind, die durch isolierende und/oder dielektrische Materialien geätzt sind,die die zwei Schaltungsebenen trennen, und die mit einem leitenden Materialwie Kupfer, Gold, Silber oder Aluminium gefüllt sind. Um elektrische Kurzschlüsse zu vermeiden, istes sehr wichtig, dass diese mit leitenden Metallen gefüllte Durchführungennicht unbeabsichtigt mit anderen leitenden Leitungen und/oder Bauteilenin Berührungkommen. Da elektrische Schaltkreise und Bauteile in einem integriertenChip sehr klein sind, kann eine Durchführung, die erfolgreich zweiSchaltungsebenen miteinander verbindet, jedoch nur um einige 10Mikrometer fehlausgerichtet ist, Kurzschlüsse hervorrufen und einen vollständigen Bauteilewafernutzlos machen. Wie es der Fachmann erkennt, sind die meistens fehlausgerichtetenDurchführungendas Ergebnis einer fehlausgerichteten Ätzmaske. Daher ist es sehrwesentlich, Vorkehrungen zu ergreifen, um sicher zu sein, dass kleinere Fehlausrichtungennicht zu Kurzschlüssenführen. Dievielleicht üblichsteWeise zum Vermeiden derartiger zerstörender elektrischer Kurzschlüsse besteht imVergrößern derFläche,die zum Ätzender Durchführungzulässigist. D.h., dass der Abstand zwischen Schaltkreisen, oder elektrischleitenden Leitungen, und dem Ort, an dem eine Durchführung voneiner oberen auf eine untere Ebene geätzt wird, vergrößert wird.Dies ist selbstverständlicheine einfache und effektive Lösung.Unglücklicherweiseist, da jedes derartige solcher mehrschichtiger Bauteile typischerweisemehrere Durchführungenenthält,und da jeder Wafer hunderte von Bauteilen enthält, das Vergrößern derFlächefür jedeDurchführungauch vergeudend und senkt die Ausbeute.
    [0003] Daherwäre esvon Vorteil, wenn eine Fehlausrichtung der Ätzmaske vermieden werden könnte, damitdie jeder Durchführungzugeordnete Flächeverkleinert werden könnte.
    [0004] Dieseund andere Probleme werden durch Ausführungsformen der Erfindung,die fürVerfahren zum Bereitstellen selbstausgerichteter Strukturen, wiez.B. Durchführungenoder Gräben,auf einem Halbleiterbauteil sorgen, allgemein gelöst und korrigiert,und es werden allgemein technische Vorteile erzielt. Zum Verfahrengehörtes, die Oberflächeeines oder mehrerer Leiter oder Metallisierungsleitungen, die typischerweisedurch einen Feinstrukturierprozess abgeschieden wurden, bis unterdie Oberflächeder umgebenden dielektrischen Schicht zu vertiefen. Das Vertiefendes Metalls kann durch einen Plasmaätzvorgang ausgeführt werden,der selektiv fürdas dielektrische Material ist, oder durch einen beliebigen anderengeeigneten Prozess. Die vertieften Leiter oder Metallleitungen werdendann dadurch abgedeckt, dass eine Barriereschicht auf der Oberfläche desSubstrats abgeschie den wird. Die Barriereschicht kann aus jedembeliebigen geeigneten Material einschließlich Siliciumnitrid und Siliciumcarbid bestehen,und sie bedeckt das Substrat und das vertiefte Metall mit im Wesentlichenkonstanter Dicke oder als passende Beschichtung. Demgemäß enthält die Deck-oder Barriereschicht eine Vertiefung direkt über den vertieften Metallleitungen.Gemäß einer Ausführungsformwird dann eine passende Zwischenschicht-Beschichtung oder eine Dielektrikumsschicht(ILD) auf der Deck- oder Barriereschicht abgeschieden, gefolgt vomAbscheiden einer passenden Beschichtung aus einem Mantelschichtmaterial, wiez.B. Tantal (Ta), Titan (Ti), Tantalnitrid (TaN), Titannitrid (TiN),Siliciumnitrid (SiN) oder Siliciumcarbid (SiC). Jedoch kann es für bestimmteAnwendungen, und abhängigvon weiteren Bearbeitungsschritten, zweckdienlich sein, das Abscheidendes ILD wegzulassen und das Mantelschichtmaterial direkt auf der passendenDeck- oder Barriereschicht abzuscheiden. Die Mantelmaterialschichtwird dann so eingeebnet, dass "hohe" Gebiete der passendenMantelschicht entfernt werden, so dass nur die niedrigen Gebieteverbleiben. Jedoch sind auch die "niedrigen" Gebiete direkt über (in Ausrichtung mit) denMetallleitungen bis unter die Oberfläche der umgebenden dielektrischenMaterialien vertieft. Daher könnenunter Verwendung der verbliebenen Gebiete der Mantelschicht alsharter Maske Durchführungendurch die dielektrische Schicht des Substrats geätzt werden, die sehr nahe ambenachbarten Leiter oder der Metallisierungsleitung liegen, jedochnicht damit in Kontakt stehen. In ähnlicher Weise können Leiterbahnen höherer Dichteunter Verwendung dieses Verfahrens erzielt werden, um Gräben zu ätzen, diesich bis in eine relativ geringe Tiefe im Dielektrikum erstrecken. Für Schaltungsaufbauprozessekann es von Vorteil sein, Strukturen mit sehr hoher Kapazität zu erzeugen,in welchem Fall Gräbenoder ähnlicheStrukturen unter Verwendung der Verfahren dieser Erfindung hergestelltwerden können,und die dem Zweck dienen, Schaltungselemente mit hoher Kapazität zu erzeugen.Daraus ist es erkennbar, dass, während dieHerstellung einer Durchführungeine ideale Anwendung der Techniken der Erfindung bildet, keine Beschränkung alleineauf die Herstellung von Durchführungenbesteht.
    [0005] Vorstehendwurden die Merkmale und technischen Vorteile der Erfindung ehergrob skizziert, damit die folgende detaillierte Beschreibung derErfindung besser verständlichwird. ZusätzlicheMerkmale und Vorteile der Erfindung, die Gegenstand der Ansprüche derErfindung sind, werden nachfolgend beschrieben. Vom Fachmann istes zu beachten, dass das Konzept und die spezielle Ausführungsform,wie sie offenbart sind, leicht als Grundlage zum Modifizieren oderKonstruieren anderer Strukturen oder Prozesse genutzt werden können, umdenselben Zwecken wie die Erfindung zu dienen. Vom Fachmann istes auch zu beachten, dass derartige äquivalente Konstruktionen nichtvom Grundgedanken und Schutzumfang der in den beigefügten Ansprüchen dargelegtenErfindung abweichen.
    [0006] Für ein vollständigeresVerständnisder Erfindung, und betreffend Vorteile derselben, ist nun auf diefolgende Beschreibung in Verbindung mit der beigefügten ZeichnungBezug zu nehmen, in der Folgendes dargestellt ist:
    [0007] 1A–1C veranschaulichentypische bekannte Schritte beim Herstellen einer Metallisierungsebenedurch einen Feinstrukturierprozess; und
    [0008] 2A–2G veranschaulichendie Bearbeitungsschritte gemäß der Erfindung.
    [0009] Nachfolgendwerden detailliert die Herstellung und Verwendung der derzeit bevorzugtenAusführungsformenerörtert.Es ist jedoch zu beachten, dass die Erfindung viele anwendbare erfindungsgemäße Konzepteliefert, die mit einer großenVielfalt in speziellen Zusammenhängenrealisiert werden können.Die erörtertenspeziellen Ausführungsformen sindlediglich veranschaulichende und spezielle Arten, die Erfindungzu erzeugen und zu nutzen, und durch sie wird der Schutzumfang derErfindung nicht beschränkt.
    [0010] Eswird nun auf die 1A zumStand der Technik Bezug genommen, in der ein Querschnitt eines Substratsmit einem Leiter oder Metallisierungsleitungen in einem Dielektrikumausgebildet sind. Typischerweise werden die Metallisierungsleitungen durcheinen Damaszier- oder Feinstrukturierprozess hergestellt, jedochkönntensie durch jede beliebige andere geeignete Technik hergestellt werden.Wie dargestellt, besteht ein Substrat 10 aus einer ersten Ebeneeines Dielektrikums 12, die mehrere verschiedene TypenausgewählterSchaltkreise enthalten kann. Z.B. können die Verbindungs-Kontaktflecke 14a und 14b Verbindungenzu Metallisierungsleitungen oder Anschlüssen verschiedener Schaltkreise repräsentieren,wie zur Bitleitung von Speicherzellen, die sich in der dielektrischenSchicht 12 befinden. So ist zu beachten, dass das Substrat 10 eineeinzelne Schicht von Schaltkreisen oder Metallisierungsleitungenauf der Oberseite eines Siliciumwafers repräsentieren könnte, oder das der BegriffSubstrat alternativ dazu verwendet werden könnte, mehrere Schichten vonVerbindungsschaltkreisen zu repräsentieren.In jedem Fall ist eine Schicht aus dielektrischem Material 16 dargestellt,die mehrere Gräben 18a, 18b und 18c bildet,die in sie eingeätztsind. Die Seitenwände undder Boden der Gräbensowie die Oberflächeder dielektrischen Schicht 16 können durch eine Barriereschichtoder ein Barrierematerial 20 bedeckt sein, das z.B. durcheinen CVD(Chemical Vapor Deposition)-Prozess abgeschieden wurde,um Wanderung von metallischen oder Metallionen, wie z.B. Kupferionen,in das Dielektrikum zu verhindern. Nachdem die Barriereschicht 20 abgeschiedenwurde, wird ein geeignetes leitendes Material 22, wie z.B.nur Kupfer oder Aluminium abgeschieden, um den Graben aufzufüllen unddie Oberflächeder dielektrischen Schicht 16 zu bedecken.
    [0011] Das überschüssige Kupferoder leitende Material sowie diejenigen Abschnitte des Barrierematerials 20,die die Oberflächedes dielektrischen Materials 16 bedecken, werden dann entfernt,um Metallisierungsstreifen 22a, 22b und 22c zuerhalten, die in den ausgekleideten Gräben 18a, 18b und 18c ausgebildetsind, wie es in der 1C dargestelltist. Die Konfiguration der 1C kannz.B. durch einen zweistufigen CMP(chemisch-mechanisches Polieren)-Prozesserzielt werden. Der erste Polierschritt verwendet eine Polierchemikalie,die fürdie Barriereschicht 20 selektiv ist, um das Kupfer odereine andere Metallisierung bis herunter zur Barriereschicht 20 zuentfernen, wie es in der 1B dargestelltist. Der zweite Polierschritt verwendet dann eine Chemikalie, diefür dasDielektrikum 16 selektiv ist, um diejenigen Abschnitteder Barriereschicht oder des Materials 20 zu entfernen,die sich auf der Oberseite des Dielektrikums 16 befinden,wie es in der 1C dargestellt ist.Der Fachmann erkennt, dass bis zu diesem Punkt herkömmlicheFeinstrukturier-Bearbeitungsschritte verwendet wurden.
    [0012] UnterBezugnahme auf die 2A und 2G wird nun eine Ausführungsformder Bearbeitungsschritte der Erfindung beschrieben. Wie es in der 2A dargestellt ist, istdie Oberflächeder Leitung aus einer Metallisierung oder aus Kupfer 22a, 22b und 22c durcheinen Bearbeitungsschritt vertieft, der so ausgewählt wurde,dass er fürdie dielektrische Schicht 16 selektiv ist. Ein effektiverBearbeitungsschritt zum Vertiefen der Metallisierungsleitungen bestehtim weiteren Verwenden von CMP mit einem chemischen Material, dasdie Kupfer- oder Metallisierungsleitungen 22a, 22b und 22c entfernt,jedoch für diedielektrische Schicht 16 selektiv ist. Es können andereProzessschritte geeignet sein, einschließlich eines Metall-RIE-Plasmaätzens odereines Nassätzens,das das Metall leicht entfernt, aber dennoch für die dielektrische Schicht 16 selektivist. Unabhängig vomausgewähltenBearbeitungsschritt besteht das in der 2A dargestellte Ergebnis darin, dassdie Oberfläche 24 derMetallisierungs(Kupfer)leitungen 22a, 22b und 22c mitzwischen ungefähr20 nm und 100 nm bis unter die Oberfläche 26 des dielektrischenMaterials 16 vertieft ist.
    [0013] Nachdemdas Metall vertieft wurde, wird ein Abdecken des dielektrischesMaterial oder eine Barriereschicht 28 wie aus SiN (Siliciumnitrid)oder SiC (Siliciumcarbid) als passende Schicht so auf dem dielektrischenMaterial 16 und den vertieften Metallleitungen der 2A abgeschieden, dass dieOberflächeder abgeschiedenen passenden Barriereschicht 28 aus dielektrischemMaterial ebenfalls eine konturierte Oberfläche aufweist, die der des Dielektrikums 16 undder vertieften Metallleitungen 22a, 22b und 22c ähnlich ist,wie es deutlich in der 2B dargestelltist. D.h., dass die passende Schicht Vertiefungen über, oderin Ausrichtung mit, den vertieften Kupfer- oder Metallleitungen 22a, 22b und 22c sowieerhöhteGebiete überden Oberflächender dielektrischen Schicht 16 bildet.
    [0014] Wiees in der 2C dargestelltist, kann dann ein passendes ILD (Intermediate Layer of Dielectric= Zwischenschicht-Dielektrikum) 30 aufder konturierten Oberfläche über der Barriereschicht 28 soabgeschieden werden, dass die Oberfläche des ILD ebenfalls Vertiefungen über oderin Ausrichtungen mit den Metallleitungen 22a, 22b und 22c zeigt. Obwohldavon ausgegangen wird, dass die meisten gemäß der Erfindung hergestelltenBauteile typischerweise eine ILD-Schicht benötigen oder erfordern, ist für einigeAnwendungen keine ILD-Schicht 30 erforderlich,und es kann der Schritt des Abscheidens der ILD-Schicht 30 weggelassenwerden.
    [0015] Daherwird, wie es in der 2D dargestellt ist,auf der Oberseite der ILD-Schicht 30 eine Mantelschicht 32 abgeschieden.Wenn jedoch der Schritt des Abscheidens der ILD-Schicht 30 weggelassen wird,wird die Mantelschicht 32 direkt auf die Oberseite derabdeckenden dielektrischen, passenden Schicht 28 abgeschieden.Unabhängigdavon, ob eine ILD-Schicht 30 vorhanden ist, ist es vonBedeutung, zu erkennen, dass die Mantelschicht 32 auf einerkonturierten Oberflächemit Vertiefungen über denMetallleitungen 22a, 22b und 22c sowieerhöhtenAbschnitten der dielektrischen Schicht 16 mit im Wesentlichenkonstanter Dicke abgeschieden wird, so dass auch das Mantelschichtmaterial 32 niedrige odervertiefte Gebiete überoder in Ausrichtung mit den Metallleitungen 22a–22c undhohen Gebieten überdem dielektrischen Material 16 aufweist. So passt das Mantelschichtmaterial 32 zuden niedrigen und hohen Gebieten der Metallleitungen 22a, 22b und 22c undder dielektrischen Schicht 16, oder ist zu diesen ausgerichtet.Daher werden durch Einebnen des Mantelschichtmaterials 32 dieverbliebenen niedrigen Gebiete 32a, 32b und 32c mitden Metallleitungen 22a, 22b bzw. 22c ausgerichtet,wohingegen die hohen Gebiete des Mantelschichtmaterials entfernt werden,wie es in der 2E dargestelltist. So ist es erkennbar, dass durch Auswählen eines Mantelschichtmaterials,das währendeines Ätzschrittsals Hartmaske verwendet werden kann, eine selbstausgerichtete Maskehergestellt wird, die die Metallleitungen vor einem folgenden Ätzprozessschützt.Gemäß der Erfindunggehörenzu Mantelschichtmaterialien, die als besonders geeignet zur Verwendungals Hartmaske angenommen werden, Tantal (Ta), Tantalnitrid (TaN),Titan (Ti), Titannitrid (TiN), Siliciumnitrid (SiN), Siliciumcarbid(SiC) oder andere Materialien, die für Schutz während des Ätzens des darunter liegendenDielektrikums sorgen, wobei jedoch keine Beschränkung auf die genannten Materialienbesteht.
    [0016] Eswird nun auf die 2F Bezuggenommen, in der zwei Durchführungen 34a und 34b so dargestelltsind, dass sie durch die ILD-Schicht 30, die Deckschicht 28 unddie dielektrische Schicht 16 bis zu Kontaktflecken 14a und 14b aufder Oberseite der unteren dielektrischen Schicht 12 geätzt wurden undmit Kupfer oder einer anderen Metallisierung 35a und 35b gefüllt wurden.Wie es deutlich ersichtlich ist, ermöglichen es die selbstausgerichtetenHartmaskenabschnitte 32a, 32b und 32c,dass die Durchführungen 34a und 34b genauzwischen den Metallleitungen liegen, ohne dass ein elektrischerKurzschluss verursacht wird.
    [0017] Eswird nun auf die 2G Bezuggenommen, in der ein Beispiel einer Draufsicht der unter Bezugnahmeauf die 2A bis 2F erörterten Struktur dargestelltist, wobei Resiststreifen 36a, 36b und 36c hinzugefügt sind,die rechtwinklig zu den Hartmaskenstreifen 32a, 32b und 32c verlaufen,die überden Metallleitungen 22a, 22b und 22c liegen.Die Durchführungen 34 werdenunter Verwendung der Erfindung genau in der Achse rechtwinklig zuden Metallleitungen platziert, und sie werden in dieser Achse parallelzu den Metallleitungen unter Verwendung einer vereinfachten Resistmaske(Streifen 36a, 36b und 36c) fixiert,für diewegen der Verwendung der Erfindung viel entspanntere Ausrichtungstoleranzen bestehen.
    [0018] BisherigeProzesse, die den erfindungsgemäßen Prozessmit selbstausgerichteter Maske nicht verwendeten, benötigten typischerweisedoppelt so viel Abstand zwischen zwei parallelen Zwischenschicht-Metallleitungen,um Effekte einer Fehlausrichtung zu minimieren, wie elektrischeKurzschlüsse zwischender leitenden Durchführungund den benachbarten Metallleitungen. Z.B. ist es bei der Schaltungsanordnungder 2F erforderlich,dass sich eine leitende Durchführungvon einer oberen Ebene übereine Zwischenebene mit Metallleitungen zu einer unteren Ebene erstreckt.
    [0019] Obwohldie Erfindung und ihre Vorteile detailliert beschrieben wurden,ist es zu beachten, dass an ihr verschiedene Auswechslungen, Ersetzungenund Änderungenvorgenommen werden können,ohne vom Grundgedanken und Schutzumfang der durch die beigefügten Ansprüche definiertenErfindung abzuweichen.
    [0020] Darüber hinaussoll der Schutzumfang der Erfindung nicht auf die speziellen Ausführungsformendes Prozesses, der Verfahren und der Schritte, wie sie in der Beschreibungbeschrieben sind, beschränktsein. Wie es der Fachmann leicht aus der Offenbarung der Erfindungerkennt, könnengemäß der ErfindungProzesse, Verfahren oder Schritte, wie sie aktuell vorhanden sindoder späterentwickelt werden, die im Wesentlichen dieselbe Funktion ausführen oderim Wesentlichen dasselbe Ergebnis wie hier beschriebene entsprechendeAusführungsformenliefern, genutzt werden. Demgemäß sollendie beigefügtenAnsprüchein ihrem Schutzumfang derartige Prozesse, Verfahren oder Schritteenthalten.
    权利要求:
    Claims (19)
    [1] Verfahren zum Herstellen von Selbstausrichtungsstrukturenauf einem Halbleiterbauteil, mit den folgenden Schritten: – Bereitstelleneines Substrats mit einer dielektrischen Schicht, die mindestenseine Metallisierungsleitung definiert; – Vertiefen der Oberfläche dermindestens einen Metallisierungsleitung bis unter die Oberfläche derdielektrischen Schicht; – Abdeckender mindestens einen Metallisierungsleitung mit einer Barriereschicht,die auf der Oberfläche desSubstrats abgeschieden wird und eine Oberfläche bildet, die den Konturender Oberflächeder mindestens einen Metallisierungsleitung und des Dielektrikumsfolgt; – Abscheideneiner Schicht aus einem Mantelmaterial auf der Barriereschicht,wobei diese Schicht ebenfalls den Konturen der mindestens einenMetallisierungsleitung und des Dielektrikums folgt; – Einebnender Schicht aus Mantelmaterial zum Entfernen hoher Gebiete, so dassdie niedrigen Gebiete des Mantelmaterials verbleiben; und – Ätzen ausgewählter Strukturenin die dielektrische Schicht des Substrats unter Verwendung derverbliebenen niedrigen Gebiete des Mantelmaterials als Hartmaske.
    [2] Verfahren nach Anspruch 1, bei dem die Barriereschichtaus Siliciumnitrid und Siliciumcarbid ausgewählt wird.
    [3] Verfahren nach Anspruch 1, ferner mit dem Schrittdes Abscheidens einer ILD(Zwischenschicht-Dielektrikum)-Schichtauf der Deckschicht vor dem Abscheiden der Schicht aus Mantelmaterial.
    [4] Verfahren nach Anspruch 1, bei dem die Schicht ausMantelmaterial aus der aus Tantal (Ta), Tantalnitrid (TaN), Titan(Ti), Titannitrid (TiN), Siliciumnitrid (SiN) und Siliciumcarbid(SiC) bestehenden Gruppe ausgewähltwird.
    [5] Verfahren nach Anspruch 1, bei dem das Substrat mindestenszwei beabstandete Metallisierungsleitungen so definiert, dass dieHartmaske nichtmaskierte Gebiete zwischen diesen zwei Metallisierungsleitungendefiniert, und bei dem die ausgewählte, geätzte Struktur eine Durchführung ist.
    [6] Verfahren nach Anspruch 1, bei dem der Bereitstellungsschrittden Schritt des Bereitstellens eines Substrats mit mindestens einemin ihm ausgebildeten Graben, des Abscheidens einer Barriereauskleidungauf dem mindestens einen Graben und der Oberfläche des Dielektrikums und desAbscheidens eines leitenden Materials auf dem Substrat, um den mindestenseinen Graben aufzufüllenund das Substrat abzudecken, beinhaltet.
    [7] Verfahren nach Anspruch 6, bei dem das leitende Materialein aus der aus Kupfer und Aluminium bestehenden Gruppe ausgewähltes Metallist.
    [8] Verfahren nach Anspruch 6, ferner umfassend das Einebnendes abgeschiedenen leitenden Materials durch ein Verfahren, dasfür dieBarriereauskleidung selektiv ist, um das leitende Material bis herunterauf die Barriereauskleidung zu entfernen.
    [9] Verfahren nach Anspruch 8, ferner mit dem Schrittdes Polierens des Substrats, um die das Dielektrikum bedeckendeBarriereauskleidung zu entfernen.
    [10] Verfahren nach Anspruch 9, bei dem der Vertiefungsschrittden Schritt des Polierens des Substrats mit einem Material, dasfür diedielektrische Schicht des Substrats selektiv ist, in solcher Weise beinhaltet,dass die mindestens eine Metallisierungsleitung bis unter die Oberfläche desDielektrikums vertieft wird.
    [11] Verfahren nach Anspruch 1, bei dem der Vertiefungsschrittden Schritt des Polierens des Substrats mit einem CMP(chemisch-mechanischesPolieren)-Material, das fürdie dielektrische Schicht des Substrats ausgewählt wurde, in solcher Weisebeinhaltet, dass die mindestens eine Metallisierungsleitung bisunter die Oberflächedes Dielektrikums vertieft wird.
    [12] Verfahren nach Anspruch 1, bei dem der Vertiefungsschrittden Schritt des Ätzensdes leitenden Materials auf hinsichtlich des dielektrischen Materials selektiveWeise beinhaltet.
    [13] Verfahren nach Anspruch 10, ferner mit dem Schrittdes Abscheidens einer ILD-Schicht auf der Deckschicht vor dem Abscheidender Schicht aus Mantelmaterial.
    [14] Verfahren nach Anspruch 10, bei dem die Schichtaus Mantelmaterial aus der aus Tantal (Ta), Tantalnitrid (TaN),Titan (Ti), Titannitrid (TiN), Siliciumnitrid (SiN) und Siliciumcarbid(SiC) bestehenden Gruppe ausgewähltwird.
    [15] Verfahren nach Anspruch 10, bei dem das Substratmindestens zwei beabstandete Metallisierungsleitungen so definiert,dass die Hartmaske nichtmaskierte Gebiete zwischen diesen zwei Metallisierungsleitungendefiniert, und bei dem die ausgewählte, geätzte Struktur eine Durchführung ist.
    [16] Verfahren nach Anspruch 1, bei dem die in die dielektrischeSchicht eingeätzteStruktur ein Graben ist.
    [17] Verfahren nach Anspruch 11, ferner mit dem Schrittdes Abscheidens einer ILD-Schicht auf der Deckschicht vor dem Abscheidender Schicht aus Mantelmaterial.
    [18] Verfahren nach Anspruch 11, bei dem die Schichtaus Mantelmaterial aus der aus Tantal (Ta), Tantalnitrid (TaN),Titan (Ti), Titannitrid (TiN), Siliciumnitrid (SiN) und Siliciumcarbid(SiC) bestehenden Gruppe ausgewähltwird.
    [19] Verfahren nach Anspruch 11, bei dem das Substratmindestens zwei beabstandete Metallisierungsleitungen so definiert,dass die Hartmaske nichtmaskierte Gebiete zwischen diesen zwei Metallisierungsleitungendefiniert, und bei dem die ausgewählte, geätzte Struktur eine Durchführung ist.
    类似技术:
    公开号 | 公开日 | 专利标题
    US9640435B2|2017-05-02|Patterning approach for improved via landing profile
    TWI491004B|2015-07-01|內連線結構與其形成方法
    JP2015181177A|2015-10-15|集積回路用相互接続構造の製造方法
    US8786087B2|2014-07-22|Semiconductor device having damascene interconnection structure that prevents void formation between interconnections having transparent dielectric substrate
    US6744090B2|2004-06-01|Damascene capacitor formed in metal interconnection layer
    CN101924096B|2012-07-18|硅通孔结构及其形成工艺
    EP0852065B1|2001-10-17|Verbindungsschema für integrierte schaltungen
    JP5089575B2|2012-12-05|相互接続構造体及びその製造方法
    US6846741B2|2005-01-25|Sacrificial metal spacer damascene process
    US6174804B1|2001-01-16|Dual damascene manufacturing process
    KR100531419B1|2005-11-28|반도체소자 및 그의 제조방법
    KR100385227B1|2003-05-27|구리 다층 배선을 가지는 반도체 장치 및 그 형성방법
    US7074717B2|2006-07-11|Damascene processes for forming conductive structures
    US6649464B2|2003-11-18|Method for manufacturing semiconductor device having capacitor and via contact
    US6784478B2|2004-08-31|Junction capacitor structure and fabrication method therefor in a dual damascene process
    US6972253B2|2005-12-06|Method for forming dielectric barrier layer in damascene structure
    US6013581A|2000-01-11|Method for preventing poisoned vias and trenches
    US5891799A|1999-04-06|Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates
    JP3790469B2|2006-06-28|半導体装置
    US6910907B2|2005-06-28|Contact for use in an integrated circuit and a method of manufacture therefor
    CN100576494C|2009-12-30|利用保护性通路盖层形成半导体器件的双镶嵌布线的方法
    US6140693A|2000-10-31|Method for making metal capacitors for deep submicrometer processes for semiconductor integrated circuits
    KR100483389B1|2005-04-15|구리로 된 금속-절연체-금속 커패시터
    CN100431098C|2008-11-05|金属-绝缘体-金属电容器及互连结构
    US7514354B2|2009-04-07|Methods for forming damascene wiring structures having line and plug conductors formed from different materials
    同族专利:
    公开号 | 公开日
    US6974770B2|2005-12-13|
    US20040259358A1|2004-12-23|
    DE102004029355B4|2008-05-15|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-02-17| OP8| Request for examination as to paragraph 44 patent law|
    2007-10-31| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE Owner name: INTERNATIONAL BUSINESS MACHINES CORP., ARMONK,, US |
    2008-11-13| 8364| No opposition during term of opposition|
    2015-06-08| R081| Change of applicant/patentee|Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES, QIMONDA AG, , US Owner name: INTERNATIONAL BUSINESS MACHINES CORP., ARMONK, US Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES, QIMONDA AG, , US Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNERS: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US; QIMONDA AG, 81739 MUENCHEN, DE Owner name: INTERNATIONAL BUSINESS MACHINES CORP., ARMONK, US Free format text: FORMER OWNERS: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US; QIMONDA AG, 81739 MUENCHEN, DE |
    2017-01-03| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]